Apéndice VII - SEÑALES DEL SLOT DE EXPANSIÓN ISA
El slot de expansión del XT, de 8 bits, consta de 62 terminales en un conector hembra, 31 por cada
cara. La cara A es la de los componentes; por la B sólo hay pistas. Viendo las tarjetas por arriba (por la cara
de componentes) y con los conectores exteriores a la derecha, la numeración comienza de derecha a izquierda.
En los AT el slot de 16 bits consta de 36 terminales más, distribuidos en grupos de 18 en dos nuevas caras
(C y D). La mayoría de las máquinas AT poseen slots de 8 y 16 bits, aunque lo ideal sería que todos fueran
de 16 (en los de 16 bits se pueden insertar también tarjetas de 8 bits, dejando la otra mitad al aire).
Las señales en la parte de 8 bits son idénticas en XT y AT, si se exceptúa la línea IRQ2 que en los
AT es realmente IRQ9 (IRQ2 es empleada en la placa base para conectar en cascada el segundo controlador
de interrupciones; por compatibilidad con los XT, cuando se produce una IRQ9 -normalmente una INT 71h-
se invoca por software la INT 0Ah).
En el siguiente esquema, las líneas activas en alto van precedidas de un signo (+); las activas en
estado lógico bajo (-). Los símbolos I (Input) y O (Output) indican si las líneas son de entrada, salida o
bidireccionales.
El slot de expansión de los PC contiene básicamente las principales señales del 8086 demultiplexadas,
así como otras de interrupciones, DMA, control de E/S, etc. Las señales presentes en el slot de expansión
de 8 bits son:
| OSC: | (Oscilator) Señal de reloj de casi 70 ns (14,31818 MHz) que está la mitad del período en estado alto y la otra mitad en estado bajo. |
| ALE: | (Address Latch Enable) Indica en su flanco de bajada que el latch de direcciones se ha cargado con una dirección válida procedente del microprocesador. |
| TC: | (Terminal Count) Indica el final de la cuenta en algún canal de DMA. |
| DRQ1-DRQ3: | (DMA Request) Líneas asíncronas de petición de DMA (1 mayor prioridad, 3 menor). Esta línea debe activarse hasta que DACK (activo a nivel bajo) suba. |
| DACK1-DACK3: | (DMA Acknowledge) Indica que ha sido atendida la petición de DMA y que debe bajarse el correspondiente DRQ. |
| IRQ2-IRQ7: | (Interrupt request) Indica una petición de interrupción (2 mayor prioridad, 7 menor). La señal debe mantenerse activa hasta que la interrupción acabe de ser procesada. |
| IOR: | (Input/Output Read) Señala al dispositivo de E/S que se va a leer el bus de datos; esta línea la controla la CPU o el DMA. |
| IOW: | (Input/Output Write) Señala al dispositivo de E/S que se va a escribir en el bus de datos; esta línea la controla también la CPU o el DMA. |
| MEMR: | (Memory Read) Indica que se va a efectuar una lectura de la memoria en la dirección contenida en el bus de direcciones. La activa la CPU o el DMA. |
| MEMW: | (Memory Write) Indica que se va a efectuar una escritura en memoria en la dirección contenida en el bus de direcciones. La activa la CPU o el DMA. |
| RESET DRV: | (Reset drive) Avisa de que el sistema está en proceso de reinicialización, para que todos los dispositivos conectados se inicialicen. Se activa en el flanco de bajada de la señal del reloj. |
| A0-A19: | (Address) Bus de direcciones común a la memoria y a la E/S, controlado por la CPU o el DMA. |
| D0-D7: | (Data) Bus de datos que conecta el microprocesador y los demás componentes. |
| AEN: | (Address Enable) Valida la dirección almacenada en A0-A19. Esto permite inhibir la CPU y los demás dispositivos, pudiendo el DMA tomar el control. Los periféricos deben decodificar la dirección comprobando que AEN está en estado bajo. |
| I/O CH RDY: | (I/O Channel Ready) Esta línea se pone momentáneamente en estado bajo por los periféricos lentos (no durante más de 10 ciclos de reloj) cuando detectan una dirección válida en una operación de E/S, con objeto de poder sincronizarse con la CPU, que genera estados de espera. |
| I/O CH CK: | (I/O Channel Check) Indica si se ha producido un error de paridad en la memoria o en los dispositivos E/S. |
En los AT, las líneas adicionales completan fundamentalmente la nueva longitud de los buses de datos
y direcciones, permitiendo acceder también al resto del nuevo hardware:
| DRQ y DACK: | Nuevas líneas de petición/reconocimiento de DMA para los canales 5, 6 y 7, así como el 0 (realmente el 4) que en los XT no estaba disponible al ser empleado por el refresco de memoria. |
| IRQ: | Nuevos niveles de interrupción: 10, 11, 12, 13, 14 y 15. IRQ8 es interna a la placa base y no está presente en el slot; IRQ9 se utiliza para emular IRQ2. |
| I/O CS 16: | Indica un acceso de 16 bits en los puertos E/S. |
| MEM CS 16: | Indica un acceso de 16 bits en la memoria. |
| D8-D15: | Parte alta del bus de datos. |
| A17-A23: | Parte alta del bus de direcciones. |
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